Electronic System Level(ESL) Methodology를 통한 최적의 디자인

오늘날의 첨단 디자인은 전통적인 RTL 방법론만으로 검증 작업을 하고 비용 절감을 이루기에는 디자인이 너무 크고 복잡해졌습니다. 이러한 경향으로 인해 더 많은 ASIC re-spins을 야기되고, 예정된 디자인 스케줄도 맞출 수 없게 됩니다. 그리고 결국엔 디자인이 최적화 되지 않음으로 인해 size 및 성능과 전력소모 측면에서도 좋지 않은 결과를 가져오게 됩니다.

Electronic System Level (ESL) 디자인 방법론은 이러한 복잡한 문제점들을 해결하기 위해 더 높은 수준의 abstraction을 제공합니다. 그리하여 설계자들이 낮은 수준의 abstraction에서 시스템을 설계함으로 인해 생겨났던 디자인 에러를 비롯한 여러 가지 디자인상의 어려움들을, 상위레벨에서 architecture exploration을 가능하게 함으로 해소시켜주게 됩니다. 또한 시스템 설계자로부터 하드웨어 설계자에게까지 single platform, single source가 공유되어 검증 측면에서도 많은 benefit이 있다 할 수 있습니다. 이제 설계자들은 architecture에 따른 전력, 성능, area에 대한 tradeoff를 빠르게 판단/결정하고, 하드웨어/소프트웨어의 interaction을 평가할 수 있는 SystemC trasaction-level modeling(TLM)를 사용할 수 있습니다. 또한 디자이너들은 TLM-based process를 지원하고 최적화된 RTL 생성을 자동화하는, high-level synthesis를 통해 기존의 방법론보다 훨씬 빠르고 정확하며 최적화된 디자인을 가능하게 합니다. 이러한 ESL방법론을 통해서 설계자는 스팩 단계에서부터, 기존의 방법론보다 10~100배 더 효율적으로 디자인을 설계, 최적화, 검증할 수 있게 됩니다.