Electronic System Level Design
ESL 방법론을 통한 최적의 디자인
오늘날의 첨단 디자인은 전통적인 RTL 방법론만으로 설계 및 검증하기에는 비용적인 측면에서 볼 때 너무 비효율적이며 거대하고 복잡해졌습니다 . Electronic System Level (ESL) 설계 방법론은 이런 복잡한 문제들을 보다 높은 추상화 수준에서 해결하고자 합니다. 이는 하드웨어 디자이너들이 낮은 추상화 수준의 방법론에서 설계함으로 인해 다루어야 하는 세부 사항들에 대한 디자인 에러들에서 벗어나게 하고, 보다 빠르고 효율적으로 설계할 수 있게 합니다.
Full-Chip High-Level Synthesis
Catapult C Synthesis는 설계자들이 하나의 ANSI C++소스에서 컨트롤 및 알고리즘 유닛이 혼합된 복잡한 모델을 설계, 검증 및 합성할 수 있는 첫 번째 통합 솔루션입니다. 새로운 저전력 최적화와 함께 Catapult는 기존에 볼 수 없었던 새로운 High Level Synthesis 솔루션을 제공하며 진정한 full-chip 합성의 길을 열어가고 있습니다. Catapult C Synthesis 더 보기
ESL Design Tasks
ESL Design and Verification
더 높은 추상화 수준에서의 디자인 생성과 검증 프로세스를 이용하여 SoC 디자인과 시스템을 설계하고 검증할 수 있습니다. 이를 통하여 기능, 성능, 전력 등이 설계 초기에서부터 올바르게 만들어져 최적화된 시스템이 만들어지게 합니다. 자세히 보기
High Level Synthesis
복잡한 디자인으로 인해 전통적인 RTL 디자인과 검증 방법은 그 한계를 드러내고 있습니다. High Level Synthesis는 합성 가능한 RTL을 설계 및 검증하기 위해 드는 많은 노력들을 줄여주게 됩니다. 자세히 보기
- Product Demo: Catapult C Synthesis - Overview
ESL Design Resources
Transaction Level Modeling
Transaction level modeling (TLM)은 모델링, 설계 결과의 유효성 분석, 구현 프로세스들을 지원하는 추상화 설계 방법론을 제공합니다. TLM은 하드웨어 시그널, 사이클과 데이터 구조를 추출하는 것 뿐만 아니라 보다 높은 추상화 수준에서 통신방법을 모델링 할 수 있게 하는 ESL 방법론의 중요한 부분 중 하나입니다. 자세히 보기
Partners and Standards
다양한 실리콘 업체와 파트너사들과의 제휴로 오늘날의 무선, 비디오 이미지 프로세싱 어플리케이션 설계를 위해 많은 ASIC, FPGA 하드웨어 설계자들이 Catapult C Synthesis를 사용할 수 있게 되었습니다. 자세히 보기
Catapult Industry Solutions
Catapult C 무선 통신, 비디오, 이미지 프로세싱 솔루션 자세히 보기
Training
CatapultC Synthesis에서 ANSI C/C++ design를 사용한 RTL design을 generation 하는 방법을 알아봅니다. Algorithm level 에서 RTL level까지 가기 위한 여러 가지 topic에 대해서 다루고 optimized HW를 위한 코딩 방법들에 대해서 중점적으로 교육합니다.