Products A to Z - Functional Verification

  • 0-In Clock-Domain Crossing

    디자이너들은 칩의 고성능/저전력 요건에 맞추어 첨단 multi-clocking 아키텍처를 많이 사용하고 있다. 0-In® CDC verification솔루션은 이러한 asynchronous한clock domain들간의 상호작용에 초점을 맞추고 있다.

  • 0-In Formal Verification

    0-In® Formal verification솔루션은 simulation으로 재현이 어렵거나 불가능한 버그를 찾을 수 있도록 최대의 수용력과 성능을 선보이고 있다.

  • Certe Testbench Studio

    Certe Testbench Studio는 ASIC, FPGA 디자인을 위한 OVM, SystemVerilog 기반 테스트벤치를 완벽하게 이해하고 빠르게 생성할 수 있는 강력하고 친숙한 환경을 제공한다.

  • FormalPro

    FormalPro는 멘토 그래픽스의 ASIC과 IC의 regression 테스트를 위한 고용량 등식 점검 솔루션으로 사용자들은 formal verification 기술을 이용하여 디자인이 주요 참고 모델의 디자인과 동등한가를 증명한다.

  • HDL Designer

    HDL 디자이너는 엔지니어들에게 첨단 디자인 에디터 패키지를 제공하여 인터페이스 기반 디자인 스프레드시트 에디터(IBD)와 블록 다이어그램, state-machine, truth table, 플로우 차트, 알고리즘 state-machine 에디터 등을 개발할 수 있도록 지원한다.

  • HDL Link

    HDL 링크 소프트웨어는 (1)Veloce System을 혼합 수준 모델링을 Questa 시뮬레이터 함께 공동 시뮬레이션 모드에서 운영될 수 있도록 하고 (2)free running acceleration 모드(빠른 회귀 데이터베이스 모드-FRDB)에서 블록 레벨, 전체 SoC regression 테스트 운영을 100배까지 빠르게 한다.

  • ICanalyst CB

    ICanalyst CB verification 플로우는 멘토의 ICanalyst™에서 사용될 수 있으며 일괄 처리, 대화형 플랫폼으로 복잡한 아날로그, 혼성 신호 SoC 디자인의 자동화와 검증을 지원한다.

  • inFact

    inFact 테스트벤치 자동화는 보다 높은 커버리지를 보다 빠르게 달성할 수 있는 방법으로 기존의 random test에서의 문제점을 보완하여 테스트벤치 작성에 필요한 시간을 크게 줄여준다.

  • iSolve

    iSolver 제품군은 어플리케이션 솔루션으로 유연한 미리 구성된 소프트웨어 모델과 Veloce 제품군을 위한 특화된 하드웨어 서브 시스템이다. 이 모델은 SoC 모델링과 완전한 고성능 SoC verification 환경을 신속하게 만들기 위한 실제 테스팅 요건을 지원한다.

  • ModelSim

    ModelSim은 보다 큰 블록과 시스템을 시뮬레이션 하고 ASIC gate-level sigh-off에 도달하기 위한 코드 커버리지와 디버깅 기능을 고성능, 고용량으로 전달한다. Verilog, VHDL, SystemC을 포괄적으로 지원하며 싱글 혹은 멀티 언어 디자인 검증 환경을 위한 견고한 토대를 제공하고 있다.

  • Questa

    Questa는 멘토 그래픽스의 첨단 검증 환경으로 ModelSim의 기능을 포함하며 모든 검증 플로우를 위한 품질, 생산성, 예측성을 향상시킬 수 있는 업계 유일한 통합 검증 플랫폼이다.

  • Questa ADMS

    Questa ADMS는 언어 중립, 혼성 신호 시뮬레이터로 대규모의 수백만 게이트 아날로그/혼성 신호 SoC 디자인의 top-down 디자인과 bottom-up 검증을 가능하게 한다.

  • Questa Codelink

    Codelink는 RTL 혹은 gate-level 프로세서 모델을 사용한 프로세서 기반 디자인을 위한 functional verification첨단 디버그 툴셋으로 프로세서 가시성을 향상시키고 실패한 프로세서 지향 테스트를 디버그하는 시간을 줄여 processor-driven verification을 지원한다, 이는 디자인 혹은 시뮬레이션 결과를 수정하지 않고 사용하고 있는 processor signoff 모델에 연결가능 하다.

  • Questa MVC

    사전 검증된 구성 가능하며, 재사용 가능한 Questa MVC library내 verification 컴포넌트와 함께 전반적인 테스트벤치 개발 노력을 절감할 수 있고 중요 모듈과 기능에 더 많은 시간을 할애할 수 있도록 해준다.

  • ReqTracer

    FPGA와 ASIC 디자인 플로우의 필요요건을 관리하는 RegTracer는 HDL 코딩, 구현, 검증, 유효화를 통하여 하드웨어 표준에서 단순화하고 자동화하고 발견할 수 있게 한다.

  • Seamless

    Seamless는 사용자들이 임베디드 하드웨어의 시뮬레이션 모델상에 임베디드 소프트웨어를 활용하여 디자인 초기에 하드웨어/소프트웨어 통합 이슈를 디버그할 수 있게 한다.

  • Semiconductor & IP Development

    Semiconductor & IP Development

  • TestBench XPress

    TestBench XPress (TBX)는 Veloce 공동 모델링 소프트웨어 어플리케이션으로 Veloce SoC 검증 시스템이TLM 소프트웨어 시뮬레이터 속도의 10,000배까지 빠른 TLM Verification 엔진을 운영할 수 있게 한다.

  • Veloce

    고성능, 고용량 하드웨어인 엑셀러레이터와 에뮬레이션으로서 임베디드 시스템과 SoC 디자인의 검증을 지원하는 솔루션을 제공한다.

  • Veloce-based In-circuit Emulation

    증가하고 있는 오늘날의 복잡한 SoC 디자인에 대응하기 위해 디자인 팀은 SystemVerilog, System C와 같은 high-level 디자인 언어와 테스트벤치를 위한 transaction-level modeling을 도입하기 시작하며 개발과 functional verification에 대한 노력에 박차를 가하고 있다.

  • Veloce-based Simulation Acceleration

    Veloce-Based Simulation Acceleration는 (1)block그리고 full SoC RTL 개발과 (2) post-change regression 테스트를 빠르게 하기 위한 post-silicon validation 동안 block level 그리고 full SoC regression 테스트 런을 시간당 100건에서 1000건으로 향상시킨다.

  • Vista Architect

    Vista Architect™는 아키텍처 디자인, 분석, 검증을 위한 완전한 TLM 2.0 기반 솔루션으로 시스템 아키텍트와 SoC 디자이너들이 실행 가능한 아키텍처를 만들 수 있도록 한다. 이는 복잡한 시스템의 표준설계 및 분석을 가능하게 하여 최적화된 아키텍처와 보다 빠른 구현 시간을 보장한다.

  • Visual Elite

    Visual Elite™는 최신 디자인/통합 플랫폼으로 디자이너와 시스템 아키텍트가 직관적으로 SystemC, TLM 2.0, HDL블록을 복잡한 SoC와 시스템에 캡처하고 연결할 수 있도록 지원한다.